隨著PCB設(shè)計(jì)復(fù)雜度的逐步提高，對于信號完整性的分析除了反射，串?dāng)_以及EMI之外，穩(wěn)定可靠的電源供應(yīng)也成為設(shè)計(jì)者們重點(diǎn)研究的方向之一。尤其當(dāng)開關(guān)器件數(shù)目不斷增加，核心電壓不斷減小的時候，電源的波動往往會給系統(tǒng)帶來致命的影響，于是人們提出了新的名詞：電源完整性，簡稱PI(powerintegrity)。當(dāng)今國際市場上，IC設(shè)計(jì)比較發(fā)達(dá)，但電源完整性設(shè)計(jì)還是一個薄弱的環(huán)節(jié)。因此本文提出了PCB板中電源完整性問題的產(chǎn)生，分析了影響電源完整性的因素并提出了解決PCB板中電源完整性問題的優(yōu)化方法與經(jīng)驗(yàn)設(shè)計(jì)，具有較強(qiáng)的理論分析與實(shí)際工程應(yīng)用價值。二、電源噪聲的起因及分析對于電源噪聲的起因我們通過一個與非門電路圖進(jìn)行分析。圖1中的電路圖為一個三輸入與非門的結(jié)構(gòu)圖，因?yàn)榕c非門屬于數(shù)字器件，它是通過“1”和“0”電平的切換來工作的。隨著IC技術(shù)的不斷提高，數(shù)字器件的切換速度也越來越快，這就引進(jìn)了更多的高頻分量，同時回路中的電感在高頻下就很容易引起電源波動。如在圖1中，當(dāng)與非門輸入全為高電平時，電路中的三極管導(dǎo)通，電路瞬間短路，電源向電容充電，同時流入地線。此時由于電源線和地線上存在寄生電感，我們由公式V=LdI/dt可知，這將在電源線和地線上產(chǎn)生電壓波動，如圖2中所示的電平上升沿所引入的ΔI噪聲。當(dāng)與非門輸入為低電平時，此時電容放電，將在地線上產(chǎn)生較大的ΔI噪聲;而電源此時只有電路的瞬間短路所引起的電流突變，由于不存在向電容充電而使電流突變相對于上升沿來說要小。從對與非門的電路進(jìn)行分析我們知道，造成電源不穩(wěn)定的根源主要在于兩個方面：一是器件高速開關(guān)狀態(tài)下，瞬態(tài)的交變電流過大;

大量涉及蝕刻面的質(zhì)量問題都集中在上板面被蝕刻的部分，而這些問題來自于蝕刻劑所產(chǎn)生的膠狀板結(jié)物的影響。對這一點(diǎn)的了解是十分重要的，因膠狀板結(jié)物堆積在銅表面上。一方面會影響噴射力，另一方面會阻檔了新鮮蝕刻液的補(bǔ)充，使蝕刻的速度被降低。正因膠狀板結(jié)物的形成和堆積，使得基板上下面的圖形的蝕刻程度不同，先進(jìn)入的基板因堆積尚未形成，蝕刻速度較快， 故容易被徹底地蝕刻或造成過腐蝕，而后進(jìn)入的基板因堆積已形成，而減慢了蝕刻的速度。蝕刻設(shè)備的維護(hù)維護(hù)蝕刻設(shè)備的最關(guān)鍵因素就是要保證噴嘴的高清潔度及無阻塞物，使噴嘴能暢順地噴射。阻塞物或結(jié)渣會使噴射時產(chǎn)生壓力作用，沖擊板面。而噴嘴不清潔，則會造成蝕刻不均勻而使整塊電路板報廢。明顯地，設(shè)備的維護(hù)就是更換破損件和磨損件，因噴嘴同樣存在著磨損的問題，所以更換時應(yīng)包括噴嘴。此外，更為關(guān)鍵的問題是要保持蝕刻機(jī)沒有結(jié)渣，因很多時結(jié)渣堆積過多會對蝕刻液的化學(xué)平衡產(chǎn)生影響。同樣地，如果蝕刻液出現(xiàn)化學(xué)不平衡，結(jié)渣的情況就會愈加嚴(yán)重。蝕刻液突然出現(xiàn)大量結(jié)渣時，通常是一個信號，表示溶液的平衡出現(xiàn)了問題，這時應(yīng)使用較強(qiáng)的鹽酸作適當(dāng)?shù)那鍧嵒驅(qū)θ芤哼M(jìn)行補(bǔ)加。

北京PCB電路板一個高明的CAD工程師需要做的是：如何綜合考慮各方意見，達(dá)到最佳結(jié)合點(diǎn)。以下為EDADOC專家根據(jù)個人在通訊產(chǎn)品PCB設(shè)計(jì)的多年經(jīng)驗(yàn)，開發(fā)PCB電路板所總結(jié)出來的層疊設(shè)計(jì)參考，與大家共享。 PCB層疊設(shè)計(jì)基本原則 CAD工程師在完成布局(或預(yù)布局)后，重點(diǎn)對本板的布線瓶徑處進(jìn)行分析，再結(jié)合EDA軟件關(guān)于布線密度(PIN/RAT)的報告參數(shù)、綜合本板諸如差分線、敏感信號線、特殊拓?fù)浣Y(jié)構(gòu)等有特殊布線要求的信號數(shù)量、種類確定布線層數(shù);再根據(jù)單板的電源、地的種類、分布、有特殊布線需求的信號層數(shù)，綜合單板的性能指標(biāo)要求與成本承受能力，確定單板的電源、地的層數(shù)以及它們與信號層的相對排布位置。單板層的排布一般原則：A)與元件面相鄰的層為地平面，提供器件屏蔽層以及為頂層布線提供回流平面;B)所有信號層盡可能與地平面相鄰(確保關(guān)鍵信號層與地平面相鄰);C)主電源盡可能與其對應(yīng)地相鄰;D)盡量避免兩信號層直接相鄰;

覆銅時銅和導(dǎo)線之間的間距要改變覆銅時銅和導(dǎo)線以及焊盤之間的間距，方法如下：設(shè)計(jì)—規(guī)則—Electrical—clearance，點(diǎn)右鍵建立“新規(guī)則”，出現(xiàn)clearance_1，在clearance_1規(guī)則中“第Y個對象匹配哪里”欄中選中“高級(查詢)”，在右邊的“全查詢”欄中輸入(InPoly)，最后點(diǎn)“應(yīng)用”結(jié)束。如果輸入不對，選則“所有”后再選“高級(查詢)”。pcb中放置某個器件時無論如何都報錯在pcb中放置某個元件時，無論如何都報錯，解決辦法是將規(guī)則里的線間距改小。如何選中所有連在一起的線或同一網(wǎng)絡(luò)的線按住“Ctrl”左鍵單擊想要選中的網(wǎng)絡(luò)線即可。無意中按出來個放大鏡在無意中按出來個放大鏡，用“SHIFT+M”取消或者選菜單項(xiàng)“工具”——“優(yōu)先選項(xiàng)”——“pcb Editor”——“Board Insight Lens”，勾選或取消“可視”即可。

產(chǎn)生網(wǎng)絡(luò)表：網(wǎng)絡(luò)表是電路原理圖設(shè)計(jì)(SCH)與印制電路板設(shè)計(jì)(PCB)之間的一座橋梁，它是電路板自動的靈魂。網(wǎng)絡(luò)表可以從電路原理圖中獲得，也可從印制電路板中提取出來。(3)印制電路板的設(shè)計(jì)：印制電路板的設(shè)計(jì)主要是針對PROTEL99的另外一個重要的部分PCB而言的，在這個過程中，我們借助PROTEL99提供的強(qiáng)大功能實(shí)現(xiàn)電路板的版面設(shè)計(jì)，完成高難度的等工作。但在實(shí)踐中，具體主要以下面細(xì)分步驟為主：一、電路版設(shè)計(jì)的先期工作1、利用原理圖設(shè)計(jì)工具繪制原理圖，并且生成對應(yīng)的網(wǎng)絡(luò)表。當(dāng)然，有些特殊情況下，如電路版比較簡單，已經(jīng)有了網(wǎng)絡(luò)表等情況下也可以不進(jìn)行原理圖的設(shè)計(jì)，直接進(jìn)入PCB設(shè)計(jì)系統(tǒng)，在PCB設(shè)計(jì)系統(tǒng)中，可以直接取用零件封裝，人工生成網(wǎng)絡(luò)表。2、手工更改網(wǎng)絡(luò)表將一些元件的固定用腳等原理圖上沒有的焊盤定義到與它相通的網(wǎng)絡(luò)上，沒任何物理連接的可定義到地或保護(hù)地等。將一些原理圖和PCB封裝庫中引腳名稱不一致的器件引腳名稱改成和PCB封裝庫中的一致，特別是二、三極管等。二、畫出自己定義的非標(biāo)準(zhǔn)器件的封裝庫建議將自己所畫的器件都放入一個自己建立的PCB庫專用設(shè)計(jì)文件。三、設(shè)置PCB設(shè)計(jì)環(huán)境和繪制印刷電路的版框含中間的鏤空等1、進(jìn)入PCB系統(tǒng)后的第Y步就是設(shè)置PCB設(shè)計(jì)環(huán)境，包括設(shè)置格點(diǎn)大小和類型，光標(biāo)類型，版層參數(shù)，布線參數(shù)等等。大多數(shù)參數(shù)都可以用系統(tǒng)默認(rèn)值，而且這些參數(shù)經(jīng)過設(shè)置之后，符合個人的習(xí)慣，以后無須再去修改。2、規(guī)劃電路版，主要是確定電路版的邊框，包括電路版的尺寸大小等等。在需要放置固定孔的地方放上適當(dāng)大小的焊盤。對于3mm的螺絲可用6.5~8mm的外徑和3.2~3.5mm內(nèi)徑的焊盤對于標(biāo)準(zhǔn)板可從其它板或PCBizard中調(diào)入。注意-在繪制電路版地邊框前，一定要將當(dāng)前層設(shè)置成KeepOut層，即禁止布線層。四、打開所有要用到的PCB庫文件后，調(diào)入網(wǎng)絡(luò)表文件和修改零件封裝這一步是非常重要的一個環(huán)節(jié)，網(wǎng)絡(luò)表是PCB自動布線的靈魂，也是原理圖設(shè)計(jì)與印象電路版設(shè)計(jì)的接口，只有將網(wǎng)絡(luò)表裝入后，才能進(jìn)行電路版的布線。在原理圖設(shè)計(jì)的過程中，ERC檢查不會涉及到零件的封裝問題。因此，原理圖設(shè)計(jì)時，零件的封裝可能被遺忘，在引進(jìn)網(wǎng)絡(luò)表時可以根據(jù)設(shè)計(jì)情況來修改或補(bǔ)充零件的封裝。當(dāng)然，可以直接在PCB內(nèi)人工生成網(wǎng)絡(luò)表，并且指定零件封裝。

從IC芯片的發(fā)展及封裝形式來看，芯片體積越來越小、引腳數(shù)越來越多;同時，由于近年來IC工藝的發(fā)展，使得其速度也越來越高。這就帶來了一個問題，即電子設(shè)計(jì)的體積減小導(dǎo)致電路的布局布線密度變大，而同時信號的頻率還在提高，從而使得如何處理高速信號問題成為一個設(shè)計(jì)能否成功的關(guān)鍵因素。隨著電子系統(tǒng)中邏輯復(fù)雜度和時鐘頻率的迅速提高，信號邊沿不斷變陡，印刷電路板的線跡互連和板層特性對系統(tǒng)電氣性能的影響也越發(fā)重要。對于低頻設(shè)計(jì)，線跡互連和板層的影響可以不考慮，但當(dāng)頻率超過50 MHz時，互連關(guān)系必須考慮，而在*定系統(tǒng)性能時還必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設(shè)計(jì)必須面對互連延遲引起的時序問題以及串?dāng)_、傳輸線效應(yīng)等信號完整性(Signal Integrity，SI)問題。當(dāng)硬件工作頻率增高后，每一根布線網(wǎng)絡(luò)上的傳輸線都可能成為發(fā)射天線，對其他電子設(shè)備產(chǎn)生電磁輻射或與其他設(shè)備相互干擾，從而使硬件時序邏輯產(chǎn)生混亂。電磁兼容性(Electromagnetic Compatibility，EMC)的標(biāo)準(zhǔn)提出了解決硬件實(shí)際布線網(wǎng)絡(luò)可能產(chǎn)生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。1 高速數(shù)字電路設(shè)計(jì)的幾個基本概念在高速數(shù)字電路中，由于串?dāng)_、反射、過沖、振蕩、地彈、偏移等信號完整性問題，本來在低速電路中無需考慮的因素在這里就顯得格外重要;另外，隨著現(xiàn)有電氣系統(tǒng)耦合結(jié)構(gòu)越來越復(fù)雜，電磁兼容性也變成了一個不能不考慮的問題。要解決高速電路設(shè)計(jì)的問題，首先需要真正明白高速信號的概念。高速不是就頻率的高低來說的，而是由信號的邊沿速度決定的，一般認(rèn)為上升時間小于4倍信號傳輸延遲時可視為高速信號。即使在工作頻率不高的系統(tǒng)中，也會出現(xiàn)信號完整性的問題。這是由于隨著集成電路工藝的提高，所用器件I/O端口的信號邊沿比以前更陡更快，因此在工作時鐘不高的情況下也屬于高速器件，隨之帶來了信號完整性的種種問題。