從IC芯片的發(fā)展及封裝形式來看，芯片體積越來越小、引腳數(shù)越來越多;同時(shí)，由于近年來IC工藝的發(fā)展，使得其速度也越來越高。這就帶來了一個(gè)問題，即電子設(shè)計(jì)的體積減小導(dǎo)致電路的布局布線密度變大，而同時(shí)信號的頻率還在提高，從而使得如何處理高速信號問題成為一個(gè)設(shè)計(jì)能否成功的關(guān)鍵因素。隨著電子系統(tǒng)中邏輯復(fù)雜度和時(shí)鐘頻率的迅速提高，信號邊沿不斷變陡，印刷電路板的線跡互連和板層特性對系統(tǒng)電氣性能的影響也越發(fā)重要。對于低頻設(shè)計(jì)，線跡互連和板層的影響可以不考慮，但當(dāng)頻率超過50 MHz時(shí)，互連關(guān)系必須考慮，而在*定系統(tǒng)性能時(shí)還必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設(shè)計(jì)必須面對互連延遲引起的時(shí)序問題以及串?dāng)_、傳輸線效應(yīng)等信號完整性(Signal Integrity，SI)問題。當(dāng)硬件工作頻率增高后，每一根布線網(wǎng)絡(luò)上的傳輸線都可能成為發(fā)射天線，對其他電子設(shè)備產(chǎn)生電磁輻射或與其他設(shè)備相互干擾，從而使硬件時(shí)序邏輯產(chǎn)生混亂。電磁兼容性(Electromagnetic Compatibility，EMC)的標(biāo)準(zhǔn)提出了解決硬件實(shí)際布線網(wǎng)絡(luò)可能產(chǎn)生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。1 高速數(shù)字電路設(shè)計(jì)的幾個(gè)基本概念在高速數(shù)字電路中，由于串?dāng)_、反射、過沖、振蕩、地彈、偏移等信號完整性問題，本來在低速電路中無需考慮的因素在這里就顯得格外重要;另外，隨著現(xiàn)有電氣系統(tǒng)耦合結(jié)構(gòu)越來越復(fù)雜，電磁兼容性也變成了一個(gè)不能不考慮的問題。要解決高速電路設(shè)計(jì)的問題，首先需要真正明白高速信號的概念。高速不是就頻率的高低來說的，而是由信號的邊沿速度決定的，一般認(rèn)為上升時(shí)間小于4倍信號傳輸延遲時(shí)可視為高速信號。即使在工作頻率不高的系統(tǒng)中，也會(huì)出現(xiàn)信號完整性的問題。這是由于隨著集成電路工藝的提高，所用器件I/O端口的信號邊沿比以前更陡更快，因此在工作時(shí)鐘不高的情況下也屬于高速器件，隨之帶來了信號完整性的種種問題。

1.系統(tǒng)布局是否保證布線的合理或者最優(yōu)，是否能保證布線的可靠進(jìn)行，是否能保證電路工作的可靠性。在布局的時(shí)候需要對信號的走向以及電源和地線網(wǎng)絡(luò)有整體的了解和規(guī)劃。2.印制板尺寸是否與加工圖紙尺寸相符，能否符合PCB制造工藝要求、有無行為標(biāo)記。這一點(diǎn)需要特別注意，不少PCB板的電路布局和布線都設(shè)計(jì)得很漂亮、合理，但是疏忽了定位接插件的精確定位，導(dǎo)致設(shè)計(jì)的電路無法和其他電路對接。3.元件在二維、三維空間上有無沖突。注意器件的實(shí)際尺寸，特別是器件的高度。在焊接免布局的元器件，高度一般不能超過3mm。4.元件布局是否疏密有序、排列整齊，是否全部布完。在元器件布局的時(shí)候，不僅要考慮信號的走向和信號的類型、需要注意或者保護(hù)的地方，同時(shí)也要考慮器件布局的整體密度，做到疏密均勻。5.需經(jīng)常更換的元件能否方便地更換，插件板插入設(shè)備是否方便。應(yīng)保證經(jīng)常更換的元器件的更換和接插的方便和可靠。6.調(diào)整可調(diào)元件是否方便。7.熱敏元件與發(fā)熱元件之間是否有適當(dāng)?shù)木嚯x。8.在需要散熱的地方是否裝有散熱器或者風(fēng)扇，空氣流是否通暢。應(yīng)注意元器件和電路板的散熱。9.信號走向是否順暢且互連最短。10.插頭、插座等與機(jī)械設(shè)計(jì)是否矛盾。11.線路的干擾問題是否有所考慮。12.電路板的機(jī)械強(qiáng)度和性能是否有所考慮。13.電路板布局的藝術(shù)性及其美觀性。

覆銅，就是將PCB上閑置的空間作為基準(zhǔn)面，然后用固體銅填充，這些銅區(qū)又稱為灌銅。敷銅的意義在于，減小地線阻抗，提高抗干擾能力;降低壓降，提高電源效率;還有，與地線相連，減小環(huán)路面積。如果PCB的地較多，有SGND、AGND、GND，等等，如何覆銅?我的做法是，根據(jù)PCB板面位置的不同，分別以最主要的“地”作為基準(zhǔn)參考來獨(dú)立覆銅，數(shù)字地和模擬地分開來敷銅自不多言。同時(shí)在覆銅之前，首先加粗相應(yīng)的電源連線：V5.0V、V3.6V、V3.3V(SD卡供電)，等等。這樣一來，就形成了多個(gè)不同形狀的多變形結(jié)構(gòu)。覆銅需要處理好幾個(gè)問題：一是不同地的單點(diǎn)連接，二是晶振附近的覆銅，電路中的晶振為一高頻發(fā)射源，做法是在環(huán)繞晶振敷銅，然后將晶振的外殼另行接地。三是孤島(死區(qū))問題，如果覺得很大，那就定義個(gè)地過孔添加進(jìn)去也費(fèi)不了多大的事。另外，大面積覆銅好還是網(wǎng)格覆銅好，不好一概而論。為什么呢?大面積覆銅，如果過波峰焊時(shí)，板子就可能會(huì)翹起來，甚至?xí)鹋?。從這點(diǎn)來說，網(wǎng)格的散熱性要好些。通常是高頻電路對抗干擾要求高的多用網(wǎng)格，低頻電路有大電流的電路等常用完整的鋪銅。補(bǔ)充下：在數(shù)字電路中，特別是帶MCU的電路中，兆級以上工作頻率的電路，敷銅的作用就是為了降低整個(gè)地平面的阻抗。更具體的處理方法我一般是這樣來操作的：各個(gè)核心模塊(也都是數(shù)字電路)在允許的情況下也會(huì)分區(qū)敷銅，然后再用線把各個(gè)敷銅連接起來，這樣做的目的也是為了減小各級電路之間的影響。對于數(shù)字電路模擬電路 混合的電路，地線的獨(dú)立走線，以及到最后到電源濾波電容處的匯總就不多說了，大家都清楚。不過有一點(diǎn)：模擬電路里的地線分布，很多時(shí)候不能簡單敷成一片銅皮就了事，因?yàn)槟M電路里很注重前后級的互相影響，而且模擬地也要求單點(diǎn)接地，所以能不能把模擬地敷成銅皮還得根據(jù)實(shí)際情況處理。(這就要求對所用到的模擬IC的一些特殊性能還是要了解的)

隨著PCB設(shè)計(jì)復(fù)雜度的逐步提高，對于信號完整性的分析除了反射，串?dāng)_以及EMI之外，穩(wěn)定可靠的電源供應(yīng)也成為設(shè)計(jì)者們重點(diǎn)研究的方向之一。尤其當(dāng)開關(guān)器件數(shù)目不斷增加，核心電壓不斷減小的時(shí)候，電源的波動(dòng)往往會(huì)給系統(tǒng)帶來致命的影響，于是人們提出了新的名詞：電源完整性，簡稱PI(powerintegrity)。當(dāng)今國際市場上，IC設(shè)計(jì)比較發(fā)達(dá)，但電源完整性設(shè)計(jì)還是一個(gè)薄弱的環(huán)節(jié)。因此本文提出了PCB板中電源完整性問題的產(chǎn)生，分析了影響電源完整性的因素并提出了解決PCB板中電源完整性問題的優(yōu)化方法與經(jīng)驗(yàn)設(shè)計(jì)，具有較強(qiáng)的理論分析與實(shí)際工程應(yīng)用價(jià)值。二、電源噪聲的起因及分析對于電源噪聲的起因我們通過一個(gè)與非門電路圖進(jìn)行分析。圖1中的電路圖為一個(gè)三輸入與非門的結(jié)構(gòu)圖，因?yàn)榕c非門屬于數(shù)字器件，它是通過“1”和“0”電平的切換來工作的。隨著IC技術(shù)的不斷提高，數(shù)字器件的切換速度也越來越快，這就引進(jìn)了更多的高頻分量，同時(shí)回路中的電感在高頻下就很容易引起電源波動(dòng)。如在圖1中，當(dāng)與非門輸入全為高電平時(shí)，電路中的三極管導(dǎo)通，電路瞬間短路，電源向電容充電，同時(shí)流入地線。此時(shí)由于電源線和地線上存在寄生電感，我們由公式V=LdI/dt可知，這將在電源線和地線上產(chǎn)生電壓波動(dòng)，如圖2中所示的電平上升沿所引入的ΔI噪聲。當(dāng)與非門輸入為低電平時(shí)，此時(shí)電容放電，將在地線上產(chǎn)生較大的ΔI噪聲;而電源此時(shí)只有電路的瞬間短路所引起的電流突變，由于不存在向電容充電而使電流突變相對于上升沿來說要小。從對與非門的電路進(jìn)行分析我們知道，造成電源不穩(wěn)定的根源主要在于兩個(gè)方面：一是器件高速開關(guān)狀態(tài)下，瞬態(tài)的交變電流過大;

PCB布局規(guī)則1、在通常情況下，所有的元件均應(yīng)布置在電路板的同一面上，只有頂層元件過密時(shí)，才能將一些高度有限并且發(fā)熱量小的器件，如貼片電阻、貼片電容、貼片IC等放在底層。2、在保證電氣性能的前提下，元件應(yīng)放置在柵格上且相互平行或垂直排列，以求整齊、美觀，在一般情況下不允許元件重疊;元件排列要緊湊，元件在整個(gè)版面上應(yīng)分布均勻、疏密一致。3、電路板上不同組件相臨焊盤圖形之間的最小間距應(yīng)在1MM以上。4、離電路板邊緣一般不小于2MM.電路板的最佳形狀為矩形，長寬比為3:2或4:3.電路板面尺大于200MM乘150MM時(shí)，應(yīng)考慮電路板所能承受的機(jī)械強(qiáng)度。PCB設(shè)計(jì)設(shè)置技巧PCB設(shè)計(jì)在不同階段需要進(jìn)行不同的各點(diǎn)設(shè)置，在布局階段可以采用大格點(diǎn)進(jìn)行器件布局;對于IC、非定位接插件等大器件，可以選用50~100mil的格點(diǎn)精度進(jìn)行布局，而對于電阻電容和電感等無源小器件，可采用25mil的格點(diǎn)進(jìn)行布局。大格點(diǎn)的精度有利于器件的對齊和布局的美觀。PCB設(shè)計(jì)布局技巧在PCB的布局設(shè)計(jì)中要分析電路板的單元，依據(jù)起功能進(jìn)行布局設(shè)計(jì)，對電路的全部元器件進(jìn)行布局時(shí)，要符合以下原則：1、按照電路的流程安排各個(gè)功能電路單元的位置，使布局便于信號流通，并使信號盡可能保持一致的方向。2、以每個(gè)功能單元的核心元器件為中心，圍繞他來進(jìn)行布局。元器件應(yīng)均勻、整體、緊湊的排列在PCB上，盡量減少和縮短各元器件之間的引線和連接。3、在高頻下工作的電路，要考慮元器件之間的分布參數(shù)。一般電路應(yīng)盡可能使元器件并行排列，這樣不但美觀，而且裝旱容易，易于批量生產(chǎn)。

開發(fā)PCB打樣如果阻抗變化只發(fā)生一次，例如線寬從8mil變到6mil后，一直保持6mil寬度這種情況，要達(dá)到突變處信號反射噪聲不超過電壓擺幅的5%這一噪聲預(yù)算要求，PCB打樣阻抗變化必須小于10%。這有時(shí)很難做到，以 FR4板材上微帶線的情況為例，我們計(jì)算一下。如果線寬8mil，線條和參考平面之間的厚度為4mil，特性阻抗為46.5歐姆。線寬變化到6mil后特性阻抗變成54.2歐姆，阻抗變化率達(dá)到了20%。反射信號的幅度必然超標(biāo)。至于對信號造成多大影響，還和信號上升時(shí)間和驅(qū)動(dòng)端到反射點(diǎn)處信號的時(shí)延有關(guān)。但至少這是一個(gè)潛在的問題點(diǎn)。幸運(yùn)的是這時(shí)可以通過阻抗匹配端接解決問題。如果阻抗變化發(fā)生兩次，例如線寬從8mil變到6mil后，拉出2cm后又變回8mil。那么在2cm長6mil寬線條的兩個(gè)端點(diǎn)處都會(huì)發(fā)生反射，一次是阻抗變大，發(fā)生正反射，接著阻抗變小，發(fā)生負(fù)反射。如果兩次反射間隔時(shí)間足夠短，兩次反射就有可能相互抵消，從而減小影響。假設(shè)傳輸信號為1V，第Y次正反射有0.2V被反射，1.2V繼續(xù)向前傳輸，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假設(shè)6mil線長度極短，兩次反射幾乎同時(shí)發(fā)生，那么總的反射電壓只有0.04V，小于5%這一噪聲預(yù)算要求。因此，這種反射是否影響信號，有多大影響，和阻抗變化處的時(shí)延以及信號上升時(shí)間有關(guān)。研究及實(shí)驗(yàn)表明，只要阻抗變化處的時(shí)延小于信號上升時(shí)間的20%，反射信號就不會(huì)造成問題。如果信號上升時(shí)間為1ns，那么阻抗變化處的時(shí)延小于0.2ns對應(yīng)1.2英寸，反射就不會(huì)產(chǎn)生問題。也就是說，對于本例情況，6mil寬走線的長度只要小于3cm就不會(huì)有問題。